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半導体の3次元実装技術【PDF版】

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コンテンツコード DP31231
著者 傳田 精一
発行元 CQ出版社
価格(ライセンス料金) 2,160円
仕様 A5判 208ページ PDF 約6Mバイト
発行日 2011/06/01
更新日 2011/07/05
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●本書は,CQ出版社から出版された,2011年3月1日 初版発行の同タイトルの書籍をPDFファイルとしたものです.電子版制作の都合上,オリジナルの書籍と比べて,一部の書体が変更になっている場合があります.また,電子版という性格から,オリジナルの書籍と同一のプリント品質は保証できません.ご了承ください.
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解説

 現在の半導体の超微細加工には高度な技術が要求され,製造装置の大型化,高価格化に拍車をかけており,半導体事業から撤退,工場売却,メーカ同士の合併などの動きが活発化しています.すなわち,巨大な半導体産業が技術的にも曲がり角に差しかかっているといえるでしょう.このような状況を改善できるのではないかと期待されているのが,数枚のウエハを積み重ねて集積度を上げ,より高機能な半導体を作る3次元実装技術です.
 本書は,この半導体の3次元実装技術について,現在および将来の実現方法を詳しく解説してあります.

目次

第1章 半導体の3次元実装技術の重要性
 1-1 半導体の高密度化とシステム化
 1-2 半導体は平面から立体へ
 1-3 ウエハプロセスと実装技術
 1-4 3次元実装デバイスの現状と将来

第2章 パッケージ・オン・パッケージPoP
 2-1 PoP パッケージの基本構造
 2-2 各社のPoP 対応下段パッケージの構造
 2-3 モールド貫通ビア・パッケージ TMV
 2-4 レーザ孔接続パッケージ LDP
 2-5 銅ポスト・チップ内蔵コアレス・パッケージ
 2-6 多段積層PoP パッケージ
 2-7 両面電極パッケージDFP
 2-8 チップ埋込銅ボール・パッケージ MceP
 2-9 銅ピラー・バンプMicroPILR
 2-10 基板実装時におけるPoP の組み立て
 2-11 PoP パッケージのリフロー時の反り
 2-12 反り現象のシミュレーション
 2-13 パッケージの反りのガイド
 2-14 反りによる歩留まり低下の検討
 2-15 PoP パッケージ対応メモリ・パッケージ
 2-16 PoP パッケージの基板材料
 2-17 パッケージ・イン・パッケージ PiP

第3章 チップ・スタック
 3-1 基本的なチップ・スタックの構造
 3-2 多段メモリ・スタック
 3-3 ワイヤ埋め込みダイ・アタッチ
 3-4 ステップ・チップ・スタック

第4章 3次元実装の基本技術
 4-1 リバース・ワイヤ・ボンディング
 4-2 ループ・コントロール
 4-3 オーバーハング・ボンディング
 4-4 チップ・スタックのダイ・ボンディング
 4-5 ウエハの薄型化技術
 4-6 ストレス・レリーフ
 4-7 チップ抗折強度の測定
 4-8 CMP 研磨
 4-9 ゲッタリング
 4-10 エッジ・トリミング
 4-11 ウエハ・サポート
 4-12 ウエハ・ダイシング
 4-13 ステルス・ダイシング
 4-14 プラズマ・ダイシング
 4-15 レーザ・アブレーション
 4-16 研磨前ダイシングDBG
 4-17 low-k 膜ダイシング

第5章 チップ・オン・チップ CoC
 5-1 マイクロバンプCoC によるMCL
 5-2 微細ピッチ接続CoC
 5-3 Au 電極微細ピッチCoC
 5-4 金スタッド・バンプCoC
 5-5 チップ・オン・フリップチップ
 5-6 フリップチップ内蔵WL-ESiP
 5-7 15 μm ピッチ・マイクロバンプ
 5-8 Ni 無電解めっきUBM
 5-9 CoC 用バンプ平坦化技術
 5-10 一時的液相マイクロバンプ
 5-11 インジウムTLP
 5-12 マイクロインサート

第6章 パッケージ・スタック
 6-1 薄型スタック PTP, SBM
 6-2 パッケージ・スタックSiP
 6-3 パッケージ・スタックMCP
 6-4 銅バンプ・パッケージ・スタック
 6-5 ボール・スタック・パッケージ
 6-6 ハーフ・ミリCSP

第7章 配線接続による3次元実装
 7-1 折り曲げ配線パッケージ FFCSP
 7-2 折り畳み,折り曲げパッケージ MicroZ
 7-3 斜め側壁配線パッケージVIP
 7-4 チップ上再配線 TCI
 7-5 薄型チップ樹脂配線
 7-6 Cu ピラー積層実装
 7-7 レーザ・ビア配線実装
 7-8 非充填ビア3D パッケージ
 7-9 ビア・ベルト・マイクロインサート
 7-10 積層配線 CS モジュール

第8章 シリコン貫通電極 TSV
 8-1 シリコン貫通電極の特長
 8-2 世界のTSV 研究開発
 8-3 ウエハプロセスと実装技術
 8-4 TSV の基本製造プロセス
 8-5 ビア・ファーストとビア・ミドル
 8-6 ビア・ラストの表面ビアと裏面ビア
 8-7 ビア・アフタ・スタック
 8-8 各プロセスの比較

第9章 TSV 作製技術
 9-1 シリコン深堀エッチング
 9-2 縦穴を作るボッシュ・プロセス イオン・エッチングの問題点
 9-3 非ボッシュ・プロセス
 9-4 レーザ・ドリリングによるビア開孔
 9-5 ビア絶縁用酸化膜
 9-6 バリヤ・メタルの作製
 9-7 めっき電極用シード・メタル
 9-8 銅フィリングめっき
 9-9 ポリシリコンとタングステン
 9-10 ビア伝導体を充填する新技術
 9-11 TSV チップ接続用バンプ電極
 9-12 非酸化膜の樹脂絶縁構造
 9-13 TSV ウエハの薄化
 9-14 TSV の加工コストとCoO

第10章 代表的なTSV 応用デバイス
 10-1 タングステン・リング・ビア
 10-2 銅ビア8G ビットDRAM
 10-3 常温接合嵌め込みSiP
 10-4 TSV を応用したCPU +メモリ
 10-5 ビア・ラストTSV
 10-6 スーパーチップ
 10-7 8G ビットDRAM メモリ
 10-8 バンプレスTSV
 10-9 TSV-CMOS センサ
 10-10 TSV インターポーザ

第11章 TSV ウエハとチップの積層
 11-1 ウエハ積層とチップ積層
 11-2 確実な良品チップ積層
 11-3 アクティブ・ウエハへのKGD チップ積層
 11-4 TSV の配置とチップ・レイアウトの設計

第12章 TSV の電気的・物理的・熱的特性
 12-1 ポリシリコン・ビアの直流抵抗
 12-2 タングステンと銅のリング・ビアの抵抗
 12-3 酸化膜厚が高周波特性に影響
 12-4 TSV のGSG 等価回路
 12-5 TSV ビア内の熱ストレス
 12-6 積層構造の熱の発生と放散
 12-7 チップ内液体冷却構造

半導体の3次元実装技術【PDF版】のレビュー

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  • これからの半導体の進む道がわかる

    3次元というと、ウエハへの集積化を立体にする半導体技術を考えてしまいますが、本書で解説しているのは複数のウエハを積み重ねるという意味の3次元です。プロセス技術と実装技術を一体化することによって実現が可能になりました。半導体の進歩は今後もとどまることなく進むのでしょうが、微細化による高集積だけではないことが本書によりよく理解できます。実装技術は日本が得意とするところなので、3次元実装のアプローチは新たな可能性を感じますが、本来のプロセス技術の開発は日本でできるのでしょうか?

    ★★★★☆ [2011/06/30][三つ星][神奈川県]

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